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引言 随着半导体技术的不断进步，信号处理和信息处理电路的高密度集成化取得了长足的进步，系统LSI研发和推广活动也开展得如火如荼。与此同时，对为这些系统LSI供电的电源电路本身也提出了高功率密度的要求。目前使用的电源几乎都是开关电源，其小型化的基本方法便是提高开关电源的开关频率。从另一个方面来说，如果电源的功耗增加，则对于电源的小型化是极为不利的。尤其随着近来信息处理设备用量的激增，从节能的角度考虑，人们对于降低功耗（亦即提高电源的效率）给予了很大的关注。 本文将从电路和系统的层面上对开关电源效率指标的改善进行一些粗浅的分析。 提高开关电源效率的常见方法 开关电源的功耗包括由半导体开关、磁性元件和布线等的寄生电阻所产生的固定损耗以及进行开关操作时的开关损耗。对于固定损耗，由于它主要取决于元件自身的特性，因此需要通过元件技术的改进来予以抑制。在磁性元件方面，对于兼顾了集肤效应和邻近导线效应的低损耗绕线方法的研究由来已久。为了降低源自变压器漏感的开关浪涌所引起的开关损耗，人们开发出了具有浪涌能量再生功能的缓冲电路等新型电路技术。以下是提高开关电源效率的电路和系统方法： （1）ZVS（零电压开关）、ZCS（零电流开关）等利用谐振开关来降低开关损耗的方法。
（2）运用以有源箝位电路为代表的边缘谐振（Edge Resonance）来降低开关损耗。
（3）通过延展开关元件的导通时间以抑制峰值电流的方法来减少固定损耗。
（4）在低电压大电流的场合通过改善同步整流电路的方法来减少固定损耗。
（5）利用转换器的并联结构来减少固定损耗。 
其中，第一种方法对于降低开关损耗极为有效，但问题是因峰值电流和峰值电压所导致的固定损耗将会增加。第二种方法是为解决该问题而开发的有源缓冲器（Active Snubber），是一种极为实用的ZVS方式；但是，由轻负载条件下的无功电流所引发的效率下降问题却是其一大缺陷。第三种方法中，采用抽头电感器（Tap Inductor）的方式是比较有效的，它能够应付由漏感所引起的浪涌现象。关于第四种方法，两段式结构是实现同步整流电路高效工作的方法之一，它采用接近0.5的固定时间比率（Time Ratio），并由前段的转换器来进行输出电压控制。它一反“两段式结构将导致效率下降”这一传统思维模式，在低电压大电流的场合非常有效。至于第五种方法，既可将整个转换器电路进行并联，也可像电流倍增器（Current Doubler）那样部分采用并联结构。下面将对利用转换器的并联操作所实现的效率提升情况进行简要阐述。 并联结构转换器实现高效化 1．采用转换器并联结构的效率改善 图1示出了采用单个转换器和两个并联转换器的不同转换器系统结构。这些并联的转换器是完全相同的，内阻为r，固定损耗为PC。设负载电压为VO，负载电流为IO，则采用单个转换器时的电效率ηS为：
ηS = VOIO /(VOI_ + PC + rIO2) (1) 
图2描绘了负载电流与效率特性的关系曲线。 对于采用并联转换器结构的场合而言，其功率效率为：
ηP=VOIOVO/(VOIO+2PC+(k2+(1- k)2 )rIO2) (2)
式中，k为负载电流的分割比。
效率改善率F被定义为：
F≡(ηP-ηS)/ηS×100% (3)
将(1)式和(2)式代入可得出：
F=(2k(1-k) rIO2 - PC)/((2k2- 2k+1)rIO2+2PC + VOIO) (4) 该效率改善率与负载电流的关系曲线示于图3。由图可知，k=0.5时的效率改善率最高。 
另外，如果将负载电流集中于一个转换器反而会使效率下降，这是由于存在固定损耗造成的。 2．采用PFC（功率因数校正）型转换器时的效率改善 以往的一段式PFC转换器为了在改善输入电流波形的同时减小输出电压纹波而采用了图4所示的混合并联（Hybrid Parallel，简称HP）方式。这种PFC转换器所采用的并联结构是把以不连续电流模式工作的回扫型转换器置于上部，而将普通的回扫型DC/DC转换器置于下部。 
在这种场合，出于改善输入电流波形的需要，通过调整两个变压器的激励电感的方法来使上部的电流占全部电流的70%～80%。因此，即使是对于5A这样的大电流也能够获得满足IEC规格5级标准（Class 5）的电流波形。但由图3可知，从改善效率的角度考虑，采用并联结构只是在负载电流分割比 k = 0.7～0.8的情况下才能获得满意的效果。为此人们对图4所示的电路进行了改良，即通过改变传统HP-PFC转换器输入端体电容的充电路径（Charging Path）的方法来抑制峰值输入电流（参见图5）。 这种改良型PFC转换器的输入电流波形满足IEC规格D级标准（Class D），而且可把负载电流分割比k设定为0.5～0.6，从而进一步提升效率。图6对HP-PFC转换器改进前后的效率指标进行了对比。 fpZ开关114
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